連続可検査性に基づくシステムオンチップの面積オーバヘッドとテスト実行
時間の相互最適化に関する研究
内山 哲夫(0151014)
製造されたVLSI回路中の故障の有無を調べることをVLSIのテストという．VLSIの
テストは，テスト生成とテスト実行の2つの過程から成り，前者は，故障を検出
するためのテスト系列(故障の有る場合と無い場合で出力系列が異なる入力系列)
を求めることで，後者はテスト系列をVLSIに印加し，出力応答を期待値と比較す
ることにより行う．また出力応答と期待値が異なるとき，故障を検出するという．
近年における半導体技術の向上に伴って，シリコンチップ上に搭載することので
きるトランジスタ数は増加の一途をたどっている． これにより従来は複数の
LSI チップで構成していたシステムをひとつの LSI チップで実現するシステム
オンチップ (System-on-a-Chip，以下 SoC) が注目を集めている．SoC では，設
計済みの回路をコアと呼ばれる機能ブロックとして再利用することで，生産性の
向上と設計期間の短縮を実現している ．近い将来のコアの再利用率 (チップ全
体のうち再利用により設計された部分が占める割合)は 90% にも達すると言わ
れている．
システムオンチップ(SoC)が可検査であるためには，それを構成するコア自身が
可検査でありかつSoCの外部から内部の各コアへのテストアクセスが可能である
必要がある．SoCでは縮退故障などの論理故障のみならず，遅延故障などのタイ
ミング故障のテストも重要となるため，コアに実動作速度(at-speed)で任意のテ
ストパタンを連続して印加し，応答を観測できる必要がある．このようなテスト
アクセスがSoCのすべてのコアと信号線に対して可能である性質をSoCの連続可検
査性という．本論文では，スキャン設計されたコア，非スキャン設計されたコア，
IEEE P1500に準拠したコアによって構成され，外部テスト方式によってテストさ
れるSoCを対象とし，面積オーバヘッドとテスト実行時間に対して相互最適化さ
れた連続可検査なSoCを実現するテスト容易可設計法(テストアクセス機構設計法
およびテストスケジューリング法)を提案する．また実験により，代表的なテス
トアクセス手法であるテストバス方式と比較し，提案手法の有効性を示す．