スイッチング分布を考慮したスキャンテストパタンの高精度IRドロップ見積り
水谷 早苗 (1451102)
LSIのテストが抱える問題として，セルインスタンスのスイッチングによって電源配線上に発生する電圧降下(IRドロップ)がある．回路中にIRドロップが発生すると，セルインスタンスのスイッチング速度が低下し，回路中の遅延が増加する．テスト時は通常動作時に比べ，セルインスタンスのスイッチング数が多く，大きなIRドロップが発生しやすい．過度のIRドロップは，遅延テストにおいてタイミングタイミング違反を引き起こし，良品を不良品と誤判定する原因となる．IRドロップの大きさはテストパタンに依存するため，パタンごとにIRドロップを計算し，問題のあるパタンは事前に除去あるいは変更しておく必要がある．一般的にIRドロップの計算に使用される回路シミュレータによる解析は長い計算時間を要する．高速にIRドロップを求める方法として，回路全体の消費電力とセルインスタンスのIRドロップとの高い相関を利用した見積り手法が提案されている．しかし，この手法には，回路中のセルインスタンスのスイッチング分布に偏りがあるパタンでは精度が低下するという問題がある．
そこで，本研究では，スイッチング分布の影響を考慮した新しい尺度であるDWSA(distance weighted switcing activity)を導入した高精度IRドロップ見積り手法を提案した．提案手法では，先行手法で用いられていたWSA(weighted switching activity)に加えて，DWSAを見積り関数に使用することで高精度なIRドロップ見積りを実現する．ベンチマーク回路を用いた評価実験では，先行手法に対して，約5%の計算時間の増加で，EDAツール解析値との平均誤差を8%〜23%削減，相関係数の最低値を47%〜56%向上できた．