PPCによる耐故障回路の実用的合成手法
都築 匠 (1351069)
近年，半導体の微細化に伴い，LSI回路の製造故障率が増加している．そこで，少ない面積オーバヘッドでの回路の耐故障性向上が必要とされている．
本研究では，耐故障回路モデルであるPartially-Programmable Circuit (PPC) に着目した．
PPCは，専用回路（ASIC）の一部を論理の書き換えが可能なLook Up Table (LUT) で置き換え，回路中の適切な箇所からLUTへ冗長な結線を追加したものである．製造後のテストによって検出された故障に応じて，LUTの論理を書き換えるだけで，故障を回避できる可能性がある．
しかし，既存のPPCの合成手法には1) 限定的なパラメータ探索のみで合成，2) 探索時間が膨大， 3) 複数LUT挿入について未評価という問題がある．
本研究では，より多くのパラメータを探索しつつ，実用的な時間で効率よくPPCを合成する手法を提案し，評価を行った．
実験により，単一LUTを使用してPPCを合成する場合，従来手法に比べて探索時間を約70%削減しつつ，追加面積あたりの耐故障性を3入力LUTで合成したPPCでは平均約10%，4入力LUTで合成したPPCでは平均約34%改善した．
さらに，複数LUTを使用したPPCについて評価をおこない，少ない面積追加しか許容できない場合，従来の二重化手法に比べ，PPCが有効であることを示した．