LSIの微細化により故障の無いチップを作ることは難しくなっており，歩留まり改善には多大な労力が必要とされている． そのため，多少の故障を許容できる回路を設計することが好ましい． このように，製造工程と関連性の薄かった回路設計の上流工程においても，製造工程の歩留まりを意識した設計が必要になりつつある．
PPC(Partially-Programmable Circuit)はASICの一部をLUT(Look Up Table)に置き換え，冗長な配線を加えた新しい回路モデルである．LUTの論理再構成機能を利用してLSI製造時の故障を回避するため，論理レベルの設計により歩留まりを向上させることが可能である． 本研究ではPPCにおける2つの課題を解決する．
まずは，PPCにおいて必要とされる，LUTの内部論理の自由度に着目する．LUTが実現可能な論理を限定し，歩留まり向上を維持したまま回路面積を削減する手法を提案する． 2種類のLUTを用いて評価し，従来のPPCと比べて面積オーバーヘッドを平均で82.0%, 87.9%削減した．さらに，部分的に回路を二重化する従来手法と比較し，高い面積効率を実現した．これらの結果から，少ない面積増加で歩留まりを向上できる有効な手法であることを示す．
加えて，合成対象の回路をいくつかのサブ回路に分割し，サブ回路ごとに最適化することでPPCの合成に要する時間を削減する発見的手法を提案する．全探索による結果と比較して探索時間を平均で92.6%, 91.1%削減しつつ，97.5%, 100%の解の最適性を実現した． 本研究により，PPCの合成時間を削減しつつ面積効率が改善され，PPCの実用性が向上した．
本発表では，提案手法の具体的な手順と共に，評価結果・考察を報告する．