本研究では，FPGA上のアプリケーション回路をテスト対象とした効率の良いスキャンBISTアーキテクチャを提案する． 提案アーキテクチャは，BIST関連回路であるLFSR，MISRおよびテストポイント用のスキャンチェーンを実装するための回路構成資源として，プログラマブル・ロジックの代わりに，アプリケーション回路の実装に用いられていないメモリ・ブロックを効率良く使用する． 提案アーキテクチャにおけるテストポイント用スキャンチェーンは，LOC方式のAt-speed遅延テストにおいて拡張スキャン動作を実現し，テスト品質を改善することが可能である． 評価実験では，従来アーキテクチャと比較して約5%高い故障検出率を達成し，従来アーキテクチャと同等の故障検出率の達成に必要なテストパタン数を約70%削減する結果を得た． また，提案アーキテクチャをメモリ・ブロックを用いて実装することで，プログラマブル・ロジックのオーバーヘッドを約63%削減することが可能である．
本発表では，提案手法および評価実験結果について述べ，提案アーキテクチャが効率良く未使用回路構成資源を活用し，高いテスト品質を実現することを示す．