演算器アレイ向け自動高信頼化機構の設計と評価

大谷 友哉 (1151024)


半導体製造技術の微細化に伴い,一時故障や固定故障が増加し,回路の信頼性が低下することが予想されている. 特にアクセラレータやGPUなどといった演算器を多数配置する回路では,演算エラーの頻発や回路寿命の著しい低下が懸念される. これらの問題に対応するために,我々は専用コンパイラで命令を冗長化し,柔軟な故障耐性を実現する高信頼演算器アレイ型アクセラレータCEReLA(Compiler aided Explicit Redandancy Linear Array)を提案している. しかしながら専用コンパイラによる命令の冗長化では,耐故障性のモードを動的に切り替えることが難しいという問題がある. そこで本研究では,命令をハードウェア内で高信頼化し,動的にモードを切り替えることの出来るSEReLA(Self Explicit Redundancy Linear Array)を提案する. ハードウェア設計による面積評価を行い,提案手法の有用性について述べる.

また,EReLAのLSIモデルやFPGAモデルにおいて,より多くの演算器アレイを実現するために,面積オーバヘッドを削減することが望まれている. そこで,本研究では演算結果の一時チェックを効率的に利用することで,冗長化データパスと通常データパスの一部を共有パスにまとめ,データ伝搬にかかるパイプラインレジスタを削減することを提案した. 予備評価として,画像処理ベンチマークプログラムを対象としてデータパス共有化に関わるパラメータを変化させながら,最適なパラメータを求めた. 本発表では従来SEReLAモデルと提案手法の面積評価結果をもとに,提案手法の有用性について説明を行う.