重み付き信号遷移数を用いたパタン依存IRドロップ見積手法の高速化
秋吉 保紀 (1151004)
半導体プロセスの微細化によって遅延テストの重要性が増している。近年の回路設計では殆んどの場合テスト容易化設計としてスキャン設計を導入しているため、遅延故障の検出にはAt-Speedスキャンテストがよく用いられる。しかし、At-Speedスキャンテストでは、通常動作時に比べて回路の消費電力が高くなることが知られている。過度の消費電力はIRドロップと呼ばれる電源電圧降下を増加させ、回路の遅延を増加させてしまう。このIRドロップ起因の遅延増加が回路のタイミング違反を引き起こし、本来良品であるチップを不良品と誤判定してしまう可能性がある。これを防止するためには、活生化パスのIRドロップ起因の遅延増加を前もって把握し、問題のあるパタンを排除しておく必要がある。しかし、一般によく用いられるIRドロップ解析は回路シミュレーションに基いており、長い計算時間を要することがよく知られている。これに対し、回路の総消費電力に基く高速IRドロップ見積手法が提案されている。この手法は回路全体でのサイクル平均消費電力と個々のセルインスタンスのIRドロップとの高い相関を利用して高速・高精度なIRドロップ見積りを実現した。しかし、消費電力解析の高速化は行っていないため、大規模回路では全体の計算時間が長くなってしまう。
そこで本研究ではWSA(Weighted Switching Activity:重み付き信号遷移数)による高速な消費電力見積りを行うことで、IRドロップ見積り全体での計算時間をさらに短縮した高速見積手法を提案する。ベンチマーク回路を用いた実験では、先行手法と同等の見積り精度を維持しつつIRドロップ見積り全体での計算時間を最大で約80%削減したことを示す。異なるX-fillを実施したパタンでの比較実験では、LoC,LoSのどちらのクロック方式で生成したパタンであっても、また、パタン中の0と1の割合が極端なパタンであっても同様に高い見積り精度を示した。このことから提案手法はどのようなパタンに対しても有効であることが分かった。本発表では、提案手法および実験結果について述べる。