非同期式QDI回路のテスト法に関する研究

内田 行紀 (1051016)

近年，集積回路の製造プロセス微細化に伴い， クロックによる消費電力やクロックスキュー，ゲートや配線の遅延変動への対応が困難となっている． クロックを用いず，ローカルなハンドシェイクで動作する非同期式設計はこれらの問題を解決し， 遅延変動に強いため動作に高い信頼性を持たせることが可能である． 遅延モデルの一種であるQuasi-Delay-Insensitive（QDI）を設計に採用したQDI回路は 非同期式回路の現実的な実現手法の一つとして注目されている． 一方で，同期式設計の既存ツールを使用でき，かつ非同期式設計の利点を得られる， 回路の同期-非同期変換に関する研究が近年行われている．

本研究で対象にする同期式回路から変換されたQDI回路は，ラッチ，組合せ論理，および完了検出器から構成されている． これらの構成要素には，状態を持つ回路素子であるC素子が用いられており， さらに回路中にハンドシェイクのためのフィードバックが存在するため，テスト生成が困難である．

発表では，テスト生成を困難にしている問題を分類してそれぞれに対する解決案を述べる． 提案手法では，変換元の同期式回路に対して既存のテスト生成ツールで求めたテスト集合を QDI回路に応用するとともにテスト容易化設計法を提案し，テスト生成高速化および故障検出率の向上を図った． ISCAS'85ベンチマーク回路を用いた評価実験では，提案手法により99.72%以上の故障検出率を達成でき， テスト容易化設計による回路面積のオーバヘッドは3.97%以下となった．