VLSI設計では，テストを容易にするために順序回路をスキャン設計回路にして，スキャンチェーンを通して外部から任意の値をフリップフロップに設定する．生成されたテストパターンを組合せ回路に印加してその出力応答をキャプチャすることが，遅延故障を検出する2パターンテストである．しかし，通常動作では起こりえない状態遷移が発生するため，テスト時には通常動作時と異なる電力を消費する．テスト時の消費電力が大きくなるとことで，オーバーテストを引き起こしてしまい，歩留り劣化の問題が生じてしまう．
提案手法では，順序回路をRTLレベルで解析し，内部状態の遷移が行われるコントローラー部を調査する．この内部状態を見ることで，回路の有効状態と無効状態が判明し，通常動作時にはこの有効状態が使われる．消費電力を考慮してテスト時の動作を通常動作に近づけるために，この有効状態のみを用いてテストパターン生成を行う．まず，状態割り当ての法則に基づいて無効状態を決定し，テストパターンに無効状態が現れないような制約回路を作成する．この制約回路をテスト生成アルゴリズムに制約として与えることで，通常動作に近いテストパターン生成を行う．提案手法で，通常動作時に近い動作で遅延故障を検出するテストを行い，消費電力問題や歩留り劣化が解決できることを検証する．