通常消費電力テストのための遅延テスト生成
宮田一希(0851119)
順序回路は，テストを容易にするためにスキャン設計と呼ばれるテスト容易化設計が必要である．このスキャン設計ではFFに任意の値を設定することが可能なために，回路の通常動作時とは異なったパターンが印加される．このことが原因となり，テスト時には通常動作と異なった電力が消費される．しかし，テストの品質を保証するためには，通常動作に近い消費電力でテストを行うことが望ましい．本研究は，通常時に近い消費電力でテストを行う手法を提案する．提案手法では，通常動作時の消費電力を考慮したテストパターンを生成し，これを用いることでテスト時の誤動作や，回路の損傷を防止し，テストによる故障の見逃しおよび歩留まり劣化の軽減を目的とする．具体的には，遷移故障を対象とし、そのテスト生成の際に，テストからのFFの遷移率が通常動作の遷移率に近くなるよう，制約回路を追加してテスト生成アルゴリズムの探索空間を限定する．実験では，テスト時のFF遷移率を既存手法と比較して，通常時に近づけることが出来ることを示す．