ディジタル回路の論理合成やテストを行う際に，回路のフォールスパスの情報を用いることで論理合成時間の短縮，回路面積の削減，テスト生成時間の短縮，過剰テストの緩和が可能な場合がある．ゲートレベルでのフォールスパスの探索はパス数が膨大な大規模回路に対しては困難であるため，より高位の設計情報（RTLや高位合成情報）を利用した手法が提案されている．これまでに提案されている手法では，論理合成に制約を置くことで，RTLフォールスパスから論理合成を経て変換されたゲートレベルパスの存在を保証しているが，本論文では制約を置かずに論理合成を行う場合においても，RTLパスから論理合成を経て変換されたゲートレベルパスを得る方法を提案する．具体的には，RTLパスを構成するビットごとのRTL信号線と機能等価な信号線をゲートレベル回路内から探索し，その情報を利用することでRTLパスから論理合成を経て変換されるゲートレベルパスを得る．実験結果として，信号線マッピング手法が機能等価でない信号線を出力する割合である誤判定率と，パスマッピングに成功した割合であるパスマッピング率を算出し，提案手法は誤判定率 0% を保証し，高いパスマッピング率を達成したことを示す．