再構成可能ラッパーを用いたマルチクロック・ドメイン・コアのテスト時間最適化
吉田宜司 (0751141)
VLSI技術の急速な発展に伴い，複数の機能を１つのチップに組み込んだシステムオンチップ(System-on-Chip，以下 SoC)が実現可能となった．
SoCでは，IPコアと呼ばれる設計済みのモジュールを再利用することで，短期間での設計および製品化が可能である．
近年のIPコアでは，複雑な機能や低消費電力を実現するために，コア内部に複数のクロックドメインを持つ．
そのため，消費電力制約下での複数のクロックドメインをもつIPコア
(以下 マルチクロックドメインコア)のテストが重要になってきている．
本論文では，マルチクロックドメインコアに対し，
テスト時間の削減を目的とした再構成可能ラッパー設計法を提案する．
再構成可能ラッパーとは，必要に応じてラッパーの構成を変更することができるラッパーのことである．
提案手法では，マルチクロックドメインコアにおけるドメイン内テストおよび
ドメイン間テストのテストデータ量のばらつきを考慮し，テスト実行を2つのステップに分割する．
分割した各ステップに対して最適なラッパーを設計し，切り替えることでテスト時間を削減する．
実験結果では，マルチクロックドメインコアに対する従来のラッパー設計法に対する有効性を示す．