題目 FPGAの配線構造におけるソフトエラー対策
名前 洪勇基(0751106)
近年，プロセス微細化によりソフトエラーの問題がさらに深刻化するといわれている．
特にSRAMベースFPGAにおいてソフトエラーの問題は深刻となってきており，様々な対策が講じられてきている．
また，SRAMベースFPGAで利用されるSRAMのおよそ90％がFPGAの配線要素で利用されている．
従って，配線要素におけるソフトエラーの問題は特に深刻化している．
本論文では，以下に示すようなソフトエラー減少技術について提案している．
まず１つ目に，SRAMベースFPGAのルーティングを制御するパストランジスタのメモリにASRAMを利用している．
そして，そのパストランジスタと論理ゲートを組み合わせ2重化することで，ソフトエラーに対して有効な手法を提案する．
本提案は，3重化多数決論理と比較して，1.6倍の面積コストで2.8倍の故障耐性を実現することができた．