パイプラインプロセッサ上でのMIN-TAGE分岐予測器の性能評価
牟田口 公洋 (0651125)
プロセッサの性能を向上させるため，これまでにさまざまな分岐予測器が提案されてきた．近年はプロセッサのマルチコア化が一般的になっており，小規模で電力効率の高い設計が要求されている．従来の分岐予測器はこの要求に適合しなくなってきており，そこで小規模・省電力で予測回路の遅延が小さいMIN-TAGE予測器が提案されている．MIN-TAGE予測器は従来予測器のクリティカルパスである予測テーブルのハッシュ値計算から予測結果の生成を効率的にパイプライン化することにより，小さい遅延でありながら，容量16KBでミス率0.45パーセントを下回る位の高い予測精度を示した．しかし，その評価はトレースレベルのシミュレータ上で実行されており，実際のプロセッサ上に実装した場合とでは予測テーブルやレジスタ等の更新のタイミングが異なってくると考えられる．
本発表では，MIN-TAGE予測器をパイプラインプロセッサ上に実装し，ベンチマークプログラムでミス率を計測することによって，トレースレベルのシミュレータと比較したときにどのように性能が変化するかについて報告する．