異種命令セット同時実行プロセッサのQoSを保証するキャッシュメモリ機構
須賀 圭一 (0651049)
近年、組み込み機器の高性能化や多機能化は著しい．加えて低消費電力化という新たな制約が要求されている．
また、高性能なサーバに用いられる汎用プロセッサと同様に、
エンベデッドシステムに用いるプロセッサについても、マルチスレッドを活用して性能を向上させる試みがなされている．
このとき、組み込み機器特有の問題として最低性能の保証が挙げられる．
QoSを保証する際に障害となるのが、予測できないキャッシュミスによる性能低下である．
SMTプロセッサ向けの性能保証の方法として、
スレッドが利用できるキャッシュメモリの区間を動的に分割する方法が提案されている．
しかし、分割によってキャッシュ容量が少なくなると容量性のミスが増加する可能性がある．
そこで、ミス率に応じて、後続命令をスケジューリングする位置を動的に変更することにより、性能向上を目指した．
また、キャッシュミス発生時に、
性能を保証しないスレッドに属する命令を選択的にパイプラインフラッシュすることにより、
性能を保証するスレッド側への干渉を排除する機構を提案する．
以上の機構について、パイプラインシミュレータによる性能評価を行った．
その評価結果について報告する．