SRAMベースFPGAにおける耐ソフトエラーLUT構成法
里山宏平 (0651047)
近年，プロセス微細化によりソフトエラーの問題がさらに深刻化するといわれている．特にSRAMにおいてソフトエラーの問題は深刻となってきており，様々な対策が講じられてきている．
最も単純な手法として，3重化と多数決論理によるソフトエラー対策が挙げられる．
しかし，3重化は回路規模を増大させ，より効率の良いソフトエラー対策が必要である．
本発表では，SRAMベースFPGAの論理を実現するLUTを構成するメモリにXORの性質を利用し，3重化の多数決論理を2倍のメモリコストで実現する手法を提案する．
提案手法はランダム1ビットエラーの修正が可能であり，エラー耐性についても3重化に近い性能であることを確認した．
また，提案手法を拡張し3重化と同じメモリコストでランダム2ビットエラーの修正を可能にした．拡張した提案手法は実用的なメモリエラーの発生率において単純な3重化より高いエラー耐性を持つことを確認したのでこれを報告する．
加えて，提案手法は回路の構成を変えることでより小さな回路規模で実現が可能であることを確認したのであわせて報告する．