本論文では，テスト実行時間削減のために順序回路テスト生成アルゴリズムに用いる形で提案された制限シフトスキャンを，組合せ回路テスト生成アルゴリズムに用いて実現するための制約付テスト生成法，及び制約設定法を提案する．提案手法では通常のスキャン設計に対するテスト生成法に比べて，テストデータ量，テスト実行時間を削減するとともに組合せテスト生成アルゴリズムを利用することによって100%の故障検出効率を達成できる．また，組合せ回路用のテスト生成及び故障シミュレーションアルゴリズムだけを用い，既存のツールを用いて容易に実現できることも特長である．最後に，この手法の有効性をISCAS-89ベンチマーク回路を用いた実験によって示す．