区間再利用のための命令レベル入出力値記録機構の設計と評価
小林大善(0551053)
LSIの開発において動作周波数の上昇に伴う消費電力の増加が近年問題となっており，
LSIの動作周波数の向上は頭打ちとなっている．
さらなるIT(Information Technology)の発展のためには，
動作周波数以外の技術によるブレイクスルーが求められている．
このような状況下で，LSI上に複数のプロセッサコアを搭載する，
マルチコア・プロセッサが注目を浴びている．
その中の1つの実行モデルとして，
Parallel Early Computation(以下，PEC)が提案されている．
PECとはマルチコア・プロセッサにおいて
関数呼び出しとループ構造に対し，区間再利用と並列事前実行を適応したモデルである．
PECにおいて命令再利用のための機構に関する研究はなされているが，
命令区間を動的に取り出す機構についての研究はなされていない．
そこで，本論文ではPECにおける動的命令区間記録に関する機構をトランジスタレベルで提案した．
また，そのCAMの連想検索機能を利用した機構をHSPICEを用いて実際に評価し，
1.68nsの遅延で動作することを示す．