近年，新たなデバイスとしてフィールドプログラマブルゲートアレイ(Field-Programmable Gate Array, 以下FPGA)が注目されている．FPGAは，回路の配線を決定するスイッチマトリックス(Switch Matrix, 以下SM)と組合せ関数とFFの機能を持つコンフィグレーションロジックブロック(Configuration Logic Block, 以下CLB)の制御メモリにコンフィグレーションというデータを書き込むことで，任意の回路を実現できる．FPGAは制御メモリにコンフィグレーションを書き込むだけで，任意の回路をすぐに実現できるため，回路を短時間で生産できる利点がある．そのため，最近ではASICの代わりとしてFPGAを利用することがある．これは，FPGAをある特定用途のみ，言い換えると一部の回路のみ使用することである．そこで，特定用途のみのテストを行うことで，歩留まりの向上やテスト時間の削減が期待できる．
そこで本発表では，特定用途を考慮した相互接続遅延テスト手法について述べる．まず従来法であるAND型回路，OR型回路によるテスト手法を紹介する．従来法では，再収斂構造の回路でテストコンフィグレーション数が定数でテストできないことや，テスト対象以外の部分を使用することで，回路の配線を保証していない問題がある．
それらの問題を解決するテスト手法として，まずテスト対象回路がテスト容易な同位相構造を定義し，同位相構造回路におけるテスト手法を示す．その後で，同位相構造のテストを基に，任意の回路でテストする手法について述べる．まず，任意の回路でテストするためのコンフィグレーションとして，出力立ち上がり活性変換，出力立ち下がり活性変換を定義し，無閉路回路でテストできることを示す．閉路を含む回路では，オリジナルの回路をテスト容易にするための，テスト容易化コンフィグレーションという設計変更を行うことでテスト実行時間を削減できることを示す．