消費電力を考慮したマルチクロックドメインコアに対する再構成可能ラッパー設計に関する研究
田中 裕(0451074)
システムオンチップ(System-on-Chip，以下SoC)をテストするためには、組み込まれたコアが周辺回路や他のコアと独立した状態でテストされるために，(1)テストパターン発生器およびテスト応答解析器(ATE)，(2)テストアクセス機構(TAM)，(3)ラッパーの設計が必要となる．また一般的に，SoCの各コアに対するテスト系列長は長く，SoCのテスト実行には膨大な時間が必要となるのでテスト実行時間を短縮する機構が必要である．更にテスト実行時の消費電力は通常動作時よりも大きく，消費電力を考慮することも重要である．通信やディジタル信号処理に用いられるSoCに搭載されるコアは，コア内部で複数のクロック周波数で動作するマルチクロックドメインコアであるため、従来のシングルクロックドメインコア向けのラッパー設計法を適用することが出来ない．本研究では消費電力制約下でテスト時間最小化を目的としたラッパー設計に関する研究を行う．
本研究では，SoCに搭載されるスキャン設計されたマルチクロックドメインコアに対するラッパー設計法を提案する．提案するラッパーは，スキャンシフト時とキャプチャ時でその構成を切り替え可能な再構成可能ラッパーである．また，シフト時のラッパー設計においてシフト時専用のクロックドメインを追加することで，消費電力制約下において従来手法よりもシフト時間の削減が可能である．hCADT01回路に対する評価実験では，従来法に比べ同じ電力制約下で同等か短いテスト実行時間を達成可能であることを示し，提案手法の有効性を示す．