暗号方式は、方式自体はアルゴリズムとしてソフトウェアで実現 可能であるが、このようなラインの両端に暗号器と復号器を置く ような用途を考えた場合、プロセッサベースのシステムとする ことは、性能、コストの点で問題がある。また、キャッシュサイズの 小さなプロセッサを用いた場合には、キャッシュのアクセスパターン から暗号解読を行う手法の研究が行われており、安全性の面でも ハードウェア化に対する要求が高い。
そこでここでは、イーサーネットワークの線に着目し、パケット 単位でリアルタイムに暗号と復号を行うシステムのためのハードウェア について研究を行う。イーサーネットは現在は 100 Mbps が主流で あるが、近い将来 1 Gbps あるいは 10 Gbps に行こうすると考えられる ので、速度性能に対する要求が強い。また、PC とスイッチなど とはスター型に結合される形態となるので、電力に対する制約 よりは、将来的な暗号アルゴリズムへの対応可能性が重視される。 そこで、PLD を用いて暗号アルゴリズムの変更に対してロバストな ハードウェア構造を提案する。
通常の暗号では、最初は RSA 暗号で公開鍵を用いて秘密鍵を送付し、 その後、DES や Rijndael など秘密鍵を用いた暗号方式が用いられる 場合が多いので、ここではそのためのハードウェア方式を示す。具体 的には、RSA と Rijendael 暗号方式のハードウェアアーキテクチャ、 および、について示す。
アルゴリズムをハードウェアで実装した結果、 Rijndaelではソフトウェアでの処理と比較して、約114倍、 RSAに関しては約200倍の処理速度が実現された。
また、Rijndaelに関しては、約92Mbpsの処理速度が実現さ れ、現状で最も多く利用されている 100BASE-Tにおいてはリアルタイムで処理可能であると予測される。
本発表では、実装を行なった暗号処理アルゴリズム、ハードウェアアーキテクチャ 実装結果について述べる。