論理関数の畳み込み機構を導入した省面積 FPGA

梶原 裕嗣 (0151029)

はじめに
　回路を設計して，その場ですぐに回路を実現できる FPGA(Field Programmable Gate Array) は，論理回路のプロトタイピングやデバッグなどに広く用いられている．現在，Look Up Table(LUT) を利用した LUT 型の FPGA が多く用いられている． 4 入力の任意の関数 f(a,b,c,d) が実現できる 4-1 LUT は，16 ビットのメモリと 16 入力 1 出力の選択回路から構成される．関数の 4 つの引数 a, b, c, d は選択回路への制御入力となっており，16 ビットのメモリに真理値表を格納することで，4 入力 1 出力の任意の 4 変数論理関数を実現できる． しかし，LUT は AND や OR などの基本論理素子に比べると回路規模が大きく，ASIC に対して面積，速度の点で劣っており，アーキテクチャの革新が不可欠である．

研究概要
　本研究では論理関数の畳み込み機構を導入した新しい省面積 FPGA の構造とその実現手法を提案する．論理関数の畳み込みとは，実現したい真理値表の部分間の関係に着目し，真理値表の一部のみを LUT に格納し，付加的な論理ゲートを用いて真理値表全体を構成する手法である．本研究で提案する 3-1 LUT では，全加算器の実現に必要となるメモリ量を 16 ビットから 8 ビットに減らすことができる．畳み込み手法を導入した LUT を FPGA の基本構造に用いることで，省面積とされている 4-1 LUT を基本構造とした FPGA よりも省面積な FPGA を実現する．FPGA の配線構造としては，広く用いられている island スタイルに基づいている．

LSI実装の評価
　提案する FPGA を VDEC ROHM 0.35$\mu m$ EXD ライブラリ上で 実現した．FPGA 全体での LUT の集積度はAltera 型 4-1 LUT を用いた FPGA に対して約1.5倍である．遅延については LUT 単体の入出力遅延は約 78 \%，また Carry の伝搬は 4-1 LUT とほぼ同等で実現できた．また，ベンチマーク回路をマッピングしたときに消費する面積を Altera 型 4-1 LUT と比較すると，最大で約 33 \%，平均でも 約12 \% の面積削減が期待できる．特に算術演算回路を多く含む回路に対して有効である．

発表概要
　発表では論理関数の畳み込み手法について説明し，畳み込み手法を導入した FPGA の設計について述べる．FPGA の集積度と遅延についての評価を示す．さらに，回路をマッピングしたときに消費するマッピング面積を 従来の 4-1 LUT を用いた FPGA と比較することで，提案する FPGA の有効性を示す．