レジスタ転送レベル回路に対するテストプラン埋め込み型
テスト容易化設計法に関する研究
岡本 絋征 (0051018)
本発表では、データパスとコントローラから成るレジスタ転送レベル回路の
テスト容易化設計法を提案する。
提案手法は、組合せ回路用テスト生成法を用いた階層テスト生成、強可検査性に
基づいており、完全故障検出効率を保証し実動作速度テストが可能である。
本手法ではテストプラン生成機能をコントローラに埋め込むことにより、
ハードウェアオーバヘッドが小さいことを特長とする。
ベンチマーク回路を用いた実験により提案手法の有効性を示す。