不連続再収斂順序回路のパス遅延故障に対するテスト生成に関する研究

岩垣 剛 (0051007)

近年の半導体製造技術の進歩により，VLSI (Very Large Scale Integration) の集積度，動作速度が目覚しく向上している．このような状況の中で，従来から広く用いられている故障モデルである縮退故障をテストの対象とするだけでは，製造された VLSI の信頼性を保証することが難しくなっている．縮退故障のテストに加えて，回路のタイミングに関する故障モデルである遅延故障もテストの対象とすることが不可欠になっている．遅延故障のモデルの中でも，パス遅延故障は最も一般性のある遅延故障のモデルであり，パス遅延故障に対するテストは特に重要である．

一般に，順序回路内のフリップフロップは直接制御，観測ができないため，順序回路のパス遅延故障に対するテスト生成は困難な問題である．このような順序回路に対して，テスト容易化設計を行うことは，順序回路のテスト生成を容易にする上で重要である．

そこで，本発表では，パス遅延故障に対してテスト生成が容易な順序回路の構造として，不連続再収斂構造を提案する．また，不連続再収斂順序回路のパス遅延故障に対するテスト生成法を示し，その正当性を証明する．さらに，一般の順序回路に対して，提案するテスト生成法を適用するために，不連続再収斂構造に基づく部分拡張スキャン設計法も提案する．最後に，提案する部分拡張スキャン設計法をベンチマーク回路に対して適用し，スキャン化率の評価を行う．