論理関数の畳み込みに基づくLook Up TableとそのFPGAへの応用

石井淳 (0051005)


近年,LSIの微細化技術の進展に伴い,再構成可能デバイスであるFPGA(Field Programmable Gate Array)も大容量が著しい.

このような高性能化を背景に,FPGAが回路の論理検証だけでなく,デジタル信号 処理のような分野ではそのまま実用システムのプロットフォームとして用いられ るようになりつつある.

しかし,FPGA上で回路を実現した場合,ASIC(Application Specific Integrated Circuit)で回路を実現した場合に比べ処理速度が遅く,消費面積も大きい.特に消 費面積はASICに比べ10倍劣ると報告されている.

本発表において,このFPGAで要する回路の面積コストを削減するため,真理値表 の部分間に成立する関係を用いた論理関数の畳み込み手法,およびその畳み込み を実現するLUTの構成方法を提案する.さらに,提案する手法の具体的に有効な 例として加算器向きLUTの構成をあげる.

加算器向きLUTを用いた場合,従来LUTを用いたケースに比べ約半分の面積で加算 回路を実現できる.加算向きLUTを用いたFPGA上で様々なベンチマーク回路を実 現した場合の結果を示す.ディジタル信号処理等の加算器を多く含む応用回路で は,回路の実現に必要な面積を大きく削減できる.