発表では,まず論理回路のテスト,対象回路であるレジスタ転送レベルデータパス,組込み自己テスト法について簡単に説明する．次に,単一制御可検査性に基づく組込み自己テスト法について述べ,その問題点を述べる． そして,提案手法として単一制御並行可検査性の定義を説明し,データパスを単一制御並行可検査に設計変更するためのテスト容易化設計アルゴリズムを，簡単な例を用いて説明する． またベンチマーク回路を用いた提案手法の適用結果についても示す． この手法では，組合せ回路要素を1つずつテストする単一制御可検査性に基づく手法に比べて，テスト実行時間を削減することができる．