近年の半導体集積技術の進歩に伴い，VLSIの集積度，動作速度は飛躍的に向上し
ている．このような状況において，現在広く用いられている故障モデルである
縮退故障に加えて，回路が設計仕様を満す速度で動作することを確かめる
遅延故障のテストが重要視されるようになった．いくつかある遅延故障モデルの
なかでもパス遅延故障は最も一般性のある故障モデルであることが知られている．
本研究では順序回路の1つの回路クラスである平衡構造順序回路のパス遅延故障
テスト生成問題が，平衡構造順序回路を組合せ変換した組合せ回路のセグメント
遅延故障テスト生成問題に帰着できる(組合せテスト生成複雑度でパス遅延故障
テスト生成可能である)ことを示す．平衡構造順序回路は，組合せ変換した組合せ
回路に対するテスト生成，および元の順序回路に対するテスト実行を，出力錐
ごとに行わなければならず，テスト生成時間およびテスト実行時間が長くなる
欠点がある．この欠点を解消するために，組合せテスト生成複雑度でパス遅延
故障テスト生成可能な新しい順序回路のクラスとして同位相平衡構造を定義する．
本研究ではさらに，与えられた順序回路において，核回路が平衡構造および
同位相平衡構造であるとき，外部FFをスキャンFFに変更する部分スキャン設計法を
提案する．