固定制御可検査性に基づくRTL回路の非スキャンテスト容易化設計法に関する研究
永井 慎太郎 (9851073)
本論文では，レジスタ転送レベル回路を対象とした完全故障検出効率を保証する非スキャンテスト容易化設計法を提案する．一般にレジスタ転送レベル回路は，コントローラとデータパスで構成される．はじめに本論文では，レジスタ転送レベルデータパスの非スキャンテスト容易化設計法として，固定制御可検査性に基づくテスト容易化設計法を提案する．固定制御可検査性は，階層テスト生成が容易な回路構造の性質をいう．階層テスト生成では，各組合せ回路要素単体に対してテスト生成とテストプラン生成を行う．テストプランとは，テストベクトルの正当化，出力応答の伝搬を行うための制御ベクトルの時系列をいい，一般に正当化/テスト/伝搬の3つのフェーズで構成される．固定制御可検査性を満たすデータパスでは，テストプランの各フェーズにおいて制御ベクトル系列を1個の制御ベクトルで構成できる．次に，コントローラ/データパス間の制御信号線の可制御性を保証するために，回路内部にテストプランをデータパスへ供給するためのテストプラン生成回路を付加する．固定制御可検査性を満たすデータパスに対するテストプラン生成回路は組合せ回路で構成できる．
さらに本論文では，ベンチマーク回路および実設計回路を用いて，提案手法の評価実験を行った．実験結果では完全スキャン設計法と比較して，テスト生成時間およびテスト実行時間ともに大幅に短縮できたことを示す．テスト容易化設計による面積オーバヘッドは，完全スキャン設計法とほぼ同等であることを示す．