順序回路のタイミング検証のためのマルチサイクルパスの解析

中村 一博 (9751077)


本論文では、 活性化はされるが遅延時間がクロックより大きくてもよい新しい種類のフォールスパスの定式化とその検出法を提案する。

組合せ回路部の正確な遅延解析は、 順序回路の性能を評価する上で非常に重要な問題である。従来より、 活性化できないフォールスパスの検出を用いた正確な遅延評価手法の研究がなされクロック周波数の向上に効果をあげている。 しかし、実際の回路には、活性化できるフォールスパスが存在し、 遅延の正確な評価を妨げる原因となっていた。

本発表では、まず制御回路部の待ち状態に起因する活性化可能なフォールスパスに ついて述べる。次に、 そのような待ち状態によるフォールスパスの検出手法について述べる。 本手法は、 待ち状態によってガードされたレジスタの更新周期の解析法に基づくものである。 更新周期が2以上のレジスタ間は、活性化されて信号が伝搬するが、 信号伝搬を1クロックで行う必要がない。 最後に、 本手法をISCAS89ベンチマーク回路と素数を生成する回路に適用した結果を示す。