本研究では，ホールドレジスタを有する順序回路のテスト容易化設計法を提案 する． 組合せ回路用のテスト生成アルゴリズムが適用可能な順序回路のクラスとして， 無閉路順序回路が提案されている． 無閉路順序回路のテスト生成は，全ての極大展開モデルに対して組合せ回路用 のテスト生成アルゴリズムでテスト生成可能である． そこで，極大展開モデル数が一つ(最大展開モデル)となるような順序回路のク ラスを提案する．
また，一般の順序回路から，最大展開モデルが存在する無閉路順序回路へ変更 する部分スキャン設計法について，スキャンハードウェアオーバヘッドを最小 にするスキャンレジスタ選択問題を定式化し，その問題を解くためのヒューリ スティックアルゴリズムを提案する． 本手法により，一般の順序回路に対して，小さいハードウェアオーバヘッドで， かつ，組合せテスト可能となり，テスト生成費用の削減が可能となる．
本発表では，まず時間展開モデルを用いた無閉路順序回路のテスト生成法につ いて説明する．また，無閉路順序回路の時間展開モデルは，一般に複数存在す る．そこで，最大展開モデルを有する順序回路のクラスについて，回路の満た すべき条件を提案する． 更に，提案する条件に基づく部分スキャン設計について，ハードウェアオーバ ヘッド最小のヒューリスティックアルゴリズムについて説明する．