完全故障検出効率を保証するデータパスの非スキャンテスト容易化設計法に関する研究

和田 弘樹(9651127)

本論文ではレジスタ転送レベルデータパスを対象とした完全故障検出効率を 保証し、ハードウエアオーバーヘッドの小さいテスト容易化設計法を提案する。 また、このテスト容易化設計法によってテスト容易化設計を施した データパス上の各回路要素に対してテストプランを生成する方法を提案する。 このテストプランを用いて、回路要素の入力端子に任意の値の組を データパスの外部入力から与えることが可能であり、与えられた入力に対する 回路要素の応答をデータパスの外部出力で観測可能となる。 従って、回路要素単体に対して生成された単一のテストベクトルで検出可能な 故障はテストプランを用いて検出可能となる。 データパス上の回路要素数を$n$とした場合、このテスト容易化設計法の 時間計算量は$O(n)$であり、テストプラン生成法の時間計算量は 回路要素1つあたり、$O_{n^2}$である。