本論文では，非スキャン設計のためのテスト容易性尺度を示す弱可検査性を考慮したデータパス高位合成手法を提案する．ここで，弱可検査性とは，レジスタ転送レベルのデータパスのテスト容易性尺度であり，その有効性が示されている．
これまでの研究では，弱可検査なデータパスの高位合成に関し，合成後のデータパスが弱可検査となるようなハードウェア要素共有に対する制約に関する十分性が示されている．そして，この十分条件を満たす制約が与えられたときに，それを設計目標として考慮する高位合成法が提案されている．
本論文では，まず，合成前の動作記述であるデータフローグラフから合成後のデータパスが弱可検査となることを保証する設計目標の抽出手法を新たに示し，高位合成の主な処理であるスケジューリング，バインディングに関して，設計目標と面積(リソース数)を共に考慮する発見的手法を提案する．提案した手法を繰り返し適用することで時間制約の下で面積が小さくかつ弱可検査なデータパスを合成する手法を提案する．