しかし， MMICに搭載される素子のレイアウトパターンの形状や大きさは， 素子の種別のみならず抵抗値や容量値などのパラメータに応じて大きく異なる． また， 回路特性の劣化を防ぐために素子間を一層で配線する必要があり， 自動化が極めて困難であった．
そこで， 本研究では， MMICの設計自動化手法について考察し， 回路図からレイアウトを自動生成するシステムを構築した． まず， 回路図における素子の結線要求をグラフで表現し， それを平面化することにより， 一層配線を実現するための素子と配線経路の位置関係を求める． 次に， そのグラフの平面描画に基づいて素子をボトムアップに配置配線し， 一層配線されたチップレイアウトを得る． そのレイアウトには， 素子の形状や大きさの多様性から生じる無駄な領域が多く含まれているため， 新たに考案した境界線法と呼ばれる方形パッキング手法を適用し， 面積を削減する． 実用上の有効性を示すため， 実際のMMICの回路で実験を行い， 良質なレイアウト結果を得ることができた．