状態並列に基づく順序回路テスト生成の並列処理に関する研究
山崎 浩司 (9551117)
近年，論理LSIの大規模化，複雑化に伴い，そのテストは一層困難さを増し，
テスト生成時間には多大な時間を要している．
そこで，テスト生成処理の高速化が重要な課題となりつつある．
テスト生成処理の高速化のを図る一手法として，
マルチプロセッサシステムによるテスト生成の並列処理が注目されている．
これまで，テスト生成の並列処理に関する研究の多くは，
組合せ回路を対象に行われてきた．
しかし，論理LSIの多くは順序回路であり，
順序回路に対するテスト生成並列処理は重要であるが，
順序回路に対するテスト生成並列処理の研究は，
ここ数年になって着手されてきたところである．
本発表では，マルチプロセッサシステムによる
順序回路テスト生成の並列処理手法について考察する．
まず，テスト生成困難な故障を検出するために，
テスト生成時の順序回路の状態遷移に着目したテスト生成手法を提案する．
さらに，その手法の高速化を図るための並列化手法として状態並列法を提案する．
最後に，ワークステーションネットワーク上でISCAS'89ベンチマーク回路による
実験結果を示す．
発表内容は，以下の通りである．
- 今までの順序回路テスト生成の並列処理を紹介する．
- 順序回路のテスト生成について考察する．
- 故障検出率向上のために，状態再利用によるテスト生成法を提案する．
- 状態再利用によるテスト生成手法の高速化を図るために，状態並列法を提案する．
- 実験結果を示し，状態再利用の効果と状態並列法の有効性を示す．
- 本研究で得られた成果をまとめ，今後の課題について述べる．