弱可検査性を考慮したデータパスの高位合成に関する研究

埜田 健治 (9551085)

VLSI回路の大規模複雑化に伴い，テストは益々困難で費用のかかる問題となっ ている． このため，テスト容易性がVLSI回路の1つの重要な評価尺度となっており， これを高位合成と呼ばれる設計の初期段階から考慮することが重要となってき ており，VLSI回路を自動合成する際に，あらかじめテストのしやすい 構造にする手法が提案されている．

本研究では，高位合成においてテスト容易性を考慮し， 弱可検査性を満たすレジスタ転送レベルのデータパスを合成するための手法を提案 する．ここで弱可検査性とは，レジスタ転送レベルのデータパスに対し有効性 が示されているテスト容易性尺度である．

発表内容は，以下の通りである．

  1. テスト容易性を高位合成の段階で考慮する意義について述べる．
  2. データパスの高位合成を例を用いいることにより説明する．
  3. レジスタ転送レベルのデータパスの弱可検査性を説明し，合成後のデータ パスが弱可検査となるための，動作記述におけるデータフローグラフでの設計目 標が満たすべき条件を示す．
  4. 設計目標を考慮にいれた，スケジューリングおよびバインディングの手法を 提案する．
  5. 回路例を用いることにより，提案した手法の有効性を示す．
  6. 本研究で得られた成果をまとめ，今後の課題について述べる．