レジスタ転送レベル論理回路の設計検証のための回路縮小法について

坂手 孝規 (9551043)


本論文では、 レジスタ転送レベルのハードウェア記述を 縮小して設計検証に用いる手法を 提案する。

大規模な回路の形式的な検証は膨大な領域や計算時間を必要とするので、 現状では人手で回路を縮小して検証する手法がとられている。 しかし、 人手による縮小過程は 誤りが含まれている可能性があるので 完全に正しいとはいえない。

本稿で提案する縮小法は、 元の回路からレジスタ代入関係を抽出して縮小回路を自動的に生成する方法である。 この縮小法は、縮小した回路の検証結果が元の回路の検証結果と等価であることが証明できるので、 大規模な論理回路のレジスタ代入関係に基づく形式的な検証が可能となる。

この手法を簡単なパイプラインプロセッサに適用し、データ依存に関する検証を例に示す。