組合せテスト生成複雑度でテスト生成可能な順序回路では，その順序回路のテ スト生成問題は，フリップフロップを信号線に置き換えた(組合せ変換した)組 合せ回路におけるテスト生成問題に帰着できる． 本発表では，この性質を一般の順序回路に拡張する． 具体的には，与えられた順序回路において，組合せテスト生成複雑度でテスト 生成可能な順序回路である平衡構造を有する部分回路を抽出し，その部分回路 を組合せ変換した順序回路についてテスト生成を行い，得られたテスト系列を 元の順序回路のテスト系列に戻すというテスト生成法を提案する． この手法では，組合せ変換によってフリップフロップ数が減少するので，元の 順序回路よりテスト生成時間の短縮が期待できる． 提案する手法の有効性をISCAS'89ベンチマーク回路による実験によって評価す る．