| 成 泰鏞 | M, 2回目発表 | ソフトウェア工学 | 松本 健一, | 中島 康彦, | 石尾 隆, | 畑 秀明, | Raula Gaikovina Kula |
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title: ***Visualization of execution trace for updating dependency ***
abstract: *** Update dependency is one of the most difficult tasks for developers. Prior studies show that There is a need for new techniques to increase the confidence in automated dependency updates. To tackle this problem,we propose the visualization of execution trace for updatating dependency. *** language of the presentation: *** Japanese*** 発表題目: *** ライブラリの互換性テストにおける実行トレースの可視化 *** 発表概要: *** 今日のソフトウェア開発において、ライブラリは広く用いられている。開発者は、ライブラリを利用することで開発速度を早めることができる。一方で、ライブラリの更新は後方互換性を損なう場合があり、開発者にとって難しい作業の一つであることが知られている。本研究では、開発者がライブラリ更新によって生じる変化を把握する指標の一つとして、ライブラリの更新前後にテストを実行し、その実行トレースを解析・可視化する手法を提案する。 *** | |||||||
| 森﨑 啓太 | M, 2回目発表 | 情報セキュリティ工学 | 林 優一, | 中島 康彦, | 藤川 和利, | 藤本 大介, | Youngwoo Kim |
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title: A Study on Side-Channel Leakage Simulation for FPGA-based Cryptographic Module
abstract: In this study, a method to extract a highly accurate current consumption simulation model of element circuits of FPGA (Field Programmable Gate Array) is proposed for side-channel attack resistance evaluation. To extract the model, the current consumption of multiple element circuits that perform the same operation at the same time is measured and analyzed. The effectiveness of the proposed method is evaluated by simulating the current consumption of the S-box, which is a component of AES (Advanced Encryption Standard), with the extracted current consumption model. language of the presentation: Japanese 発表題目: FPGAに実装された暗号処理のサイドチャネル漏えいシミュレーションに関する検討 発表概要: 本研究ではFPGA (Field Programmable Gate Array)内部の要素回路を同時に複数動作させて消費電流を計測することで、周辺回路や測定ノイズによる影響を低減させ、サイドチャネル攻撃耐性評価に必要な高精度な消費電流シミュレーションモデルを抽出する方法を提案する。抽出した消費電流モデルを用いてサイドチャネル攻撃の主たる対象であるAES (Advanced Encryption Standard)に着目し、その構成要素であるS-boxの消費電流シミュレーションを行い提案モデルの有効性を評価した。 | |||||||
| 森本 康太 | M, 2回目発表 | 情報セキュリティ工学 | 林 優一, | 中島 康彦, | 藤川 和利, | 藤本 大介, | Youngwoo Kim |
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title: Study on Acceleration of Pairing Computation in RNS Representation for IoT Device
abstract: Advanced cryptography, which adds advanced functions to conventional cryptographic functions, has been gaining more attention. Demands for advanced cryptography is also increasing in IoT (Internet of Things) devices due to issues such as the cost of key exchange. More advanced cryptography is constructed using computationally costly pairing calculations, which is a problem when used in IoT devices with limited resources. Implementation using the (Residue Number System) (RNS) representation is a suitable implementation method for IoT devices, as it requires less computational time compared to the circuit area. However, the implementation using RNS does not compute the inversion efficiently, and there is a room for improvement. In this study, Binary Extended Euclidean Algorithm (BEEA) is adopted to accelerate the inversion in pairing calculations. It is confirmed that the addition of inverters can reduce the computation cycles in an ideal environment. In the future, the proposed method we will be implemented it on the FPGA(Field Programmable Gate Array) and evaluated it. language of the presentation: Japanese | |||||||
| 菅原 琢哉 | M, 2回目発表 | コンピューティング・アーキテクチャ | 中島 康彦, | 林 優一, | TRAN THI HONG, | 張 任遠 | |
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title: Accelerating Sparse Matrix Operations Based On CGRA Accelerator
abstract: In recent years, sparse matrix operations have been used in a variety of applications, including machine learning. However, most of them are only accelerated by software optimization. However, many of them are only speeded up by software optimization, which is not sufficient. In addition, scaling law is slowing down, and further speedup cannot be expected from software alone. Therefore, we introduce a region-specific accelerator, which has been attracting attention in recent years. we propose, implement, and evaluate a CGRA-type accelerator that accelerates sparse matrix operations. language of the presentation: Japanese 発表題目: CGRA Acceleratorによる疎行列演算の高速化 発表概要: 近年、機械学習をはじめとした様々なアプリケーションに疎行列演算が使われている。しかし、その多くがソフトウェア的な最適化による高速化のみにとどまっており、 十分だとは言えない。また、ハードウェアの微細化は鈍化しており、ソフトウェアだけでこれ以上の高速化が見込めない。そこで、近年注目を浴びている分野特化型加速器をハードウェア的に導入し、 高速化を図る。本発表では疎行列演算を高速化するCGRA型Acceleratorを提案し、実装および評価を行った。 | |||||||