| GOH CHOOI LING Ｄ２ | 松本 裕治 | 鹿野 清宏 | 乾 健太郎 |
| 発表題目： Construction of a Japanese-Chinese Dictionary 発表概要： In order for one to learn a new language, a bilingual dictionary can never be absent. Furthermore, in natural language processing community, bilingual dictionaries are indispensable in many areas, such as machine translation and cross language information retrieval. In this research, we attempt to construct a Japanese-Chinese dictionary based on two approaches, i.e. dictionary based approach and corpus based approach. First, we make use of some existence dictionaries to construct the new language pair. Most of the Japanese-Chinese dictionaries are not publicly available in electronic form. However, it is easier to get bilingual dictionaries that involve English as one of the languages. Therefore, we propose to begin the construction of dictionary using English as a pivot language. We are able to get some resonable results but it only covers a small number of words. Therefore, we further increase the translation candidates using a kanji/hanzi conversion method. Of course, there still remain a lot of words for which the translations cannot be obtained. Our future work would be introducing a corpus based approach. Normally it is difficult to get a parallel corpus for uncommon languages. However, monolingual corpora are mostly available. We refer to these corpora as comparable corpora if the contents are similar. We can extract the translation pairs from these comparable corpora. Our assumption for the extraction is that semantically similar terms tend to appear in similar contexts even the languages are different. The associations between a word and its context seed words are well-preserved in comparable corpora. Therefore, we can apply some distance measure algorithms, such as Cosine Measure and Dice Coefficient, to calculate the similarities between the translation words. | |||
| 三木 俊雄 Ｄ２ | 山本 平一 | 鹿野 清宏 | 岡田 実 |
| 山本 大介 Ｄ２ | 木戸出 正繼 | 小笠原 司 | 河野 恭之 |
| 発表題目： 親和行動導入による実用的なホームロボットインタフェースの研究−誤認識に対する親和行動の有効性評価− 発表概要： 近年、家庭内に情報機器が普及し、家電のネットワーク化が始まっている。これらの便利であるが複雑な機器を使うためには、ユーザが音声で自然と操作できるインタフェースが求められている。しかし現状の音声認識では誤認識は避けられず、また決められた言葉での操作しか受け付けられない。 本研究では、身体性を持つロボットインタフェースに、間違ってもやさしく接したくなる幼児を参考にした親和行動を導入することで、認識に誤りのある中、家庭のユーザが使える精度で家電操作ができることを目指している。本発表では、発達心理学に基づいて実装した親和行動（発話・注視・移動動作）とその評価実験について述べ、誤認識に対する親和行動の有効性について報告する。 | |||
| 木立 尚孝 Ｄ２ | 植村 俊亮 | 小笠原 直毅 | 浅井 潔 |
| 大山 彰 Ｄ２ | 小笠原 直毅 | 金谷 重彦 | |
| 前野 聖 Ｄ２ | 小笠原 直毅 | 金谷 重彦 | |
| OOI CHIA YEE Ｄ２ | 藤原 秀雄 | 関 浩之 | 井上 美智子 |
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発表題目：Analysis of Test Generation Complexity Based on tk-Notation 発表概要：It has been known for about three decades that the test generation problem, even for combinational circuits with single stuck-at faults, is NP-complete. However, the empirical observation shows that the test generation complexity for practically encountered combinational circuits with single stuck-at faults seems to be polynomial. Thanks to this observation, we can discuss the test generation complexity for several classes of circuits with different types of faults. Several classes of acyclic sequential circuits have been introduced based on the combinational test generation complexity. For example, balanced sequential circuits and internally balanced sequential circuits have been introduced and the test generation for which with stuck-at faults are shown to be reducible to that for combinational circuits with stuck-at faults. It's important to further identify classes of sequential circuits including cyclic sequential circuits that are easily testable. When more and more classes are introduced, it would be helpful if we have a general notation to discuss the topic. Therefore, this work introduces tk-notation to facilitate the discussion of the test generation complexity. Using tk-notation, we reconsider the test generation complexity of the existing acyclic sequential circuits with stuck-at faults. We also extend the discussion to the the test generation problems with path delay faults. On the other hand, we also introduce several classes of cyclic sequential circuits that are easily testable based on tk-notation and design-for-test methods that augment a given circuit into one of the easily testable classes. The effectiveness can be shown by the evaluation of hardware area overhead, fault efficiency and test application time through the experiment on benchmark circuits. | |||
| 宮崎 政英 Ｄ２ | 藤原 秀雄 | 松本 健一 | 井上 美智子 |
| 発表題目：SOCのメモリBIST回路共有による面積最小化のためのメモリグループ化手法 発表概要：SOCは様々な機能のＩＰコアを搭載する。例えば、カーナビゲーション用SOCは、音声ガイドのための音源用ＩＰ，画像表示用の液晶コントローラＩＰ等を搭載し、従来個別のＬＳＩで実現していた機能を１つのＬＳＩで実現する。これに伴って、それぞれの機能で必要な多種のメモリが、１つのＬＳＩに搭載されるようになった。近年では、動作周波数やサイズの異なるメモリを1000個以上搭載する製品が製造されている。これらの内蔵メモリのテストを、外部テスタから個々に実施するとテスト実行時間が増大し、非現実的なコストがかかってしまう。このため、ＬＳＩ内部にテストパターンの発生と出力応答の良否判定を行う機構を設けたBuilt In Self Test(BIST)方式を用い、個々のメモリを同時にテストするのが一般的である。しかし、メモリの種類と個数の増加は、同時テストの際の消費電力の増大とＢＩＳＴ回路の面積の増大につながり、内蔵メモリを適切なコストでテストすることは急速に困難となりつつある。本研究では、消費電力の制約を満たしつつ、テスト実行時間、ＢＩＳＴ回路面積を最小化する手法の確立を目指している。 本発表では、メモリＢＩＳＴ回路の共有による面積最小化のためのメモリグループ化手法について述べ、評価実験の結果により、その有効性を示す。 | |||